Infraestrutura para codificação de instruções baseada em fatoração de padrões

Abstract

Este trabalho apresenta o projeto e implementa c~ao da t ecnica de codi ca c~ao de instru c~oes PBIW (Pattern Based Instruction Word), baseada em fatora c~ao de padr~oes, sobre o processador softcore embarcado denominado -VEX. A t ecnica PBIW e implementada sobre uma infraestrutura de codi ca c~ao de instru c~oes que mapeia o c odigo de sa da de um compilador para o esquema de codi ca c~ao PBIW em um processador alvo. A infraestrutura e constru da com uma arquitetura modular e extens vel que possibilita acoplar novos algoritmos codi cadores e otimizadores, al em de suporte a novos conjuntos de instru c~oes e processadores. Neste trabalho foram projetadas e implementadas duas vers~oes da t ecnica PBIW para o processador -VEX e foram realizados experimentos est aticos e din^amicos para valida c~ao e caracteriza c~ao. Esses experimentos visam caracterizar detalhadamente a t ecnica PBIW sobre os efeitos gerados sobre o c odigo do programa e sobre o processador alvo. Os resultados demonstram que a t ecnica PBIW oferece ganhos tanto na compress~ao do tamanho programa (resultados est aticos), quanto em area ocupada e dissipa c~ao de pot^encia din^amica. Os resultados tamb em permitem notar que a utiliza c~ao da t ecnica PBIW oferece oportunidades interessantes para explora c~ao do espa co de projeto de decodi cadores de c odigo junto a via de dados e controle do processador alvo. A taxa de compress~ao m edia para as vers~oes 1.0 e 2.0 foram de 85,82% e 76,87% respectivamente. As taxas de compress~oes m nimas variaram de 94,35% e 105,00% e as taxas de compress~ao m aximas variaram de 56,51% e 59,70%, respectivamente.

ABSTRACT - This work presents the design and implementation of the PBIW (Pattern Based Instruction Word) instruction encoding technique, based on pattern factorization, on the - VEX embedded softcore processor. The PBIW encoding technique is implemented on the top of an instruction encoding software infrastructure that maps the output code generated by a compiler into the PBIW encoding scheme designed for a target processor. The infrastructure is built based on an extensible and modular design that make it possible to couple to new encoding and optimization algorithms, new ISAs, and target processors. In this work we have designed and implemented two PBIW encoding schemes on the -VEX processor. Static and dynamic experiments have been performed in order to characterize all e ects of the PBIW technique on the generated code and on the target processor. The results show that PBIW provides gains of compression ratio, area, and dynamic power. The results also show that PBIW o ers opportunities to explore the design space for instruction decoders on a target processor. The average compression ratio obtained for both the versions 1.0 and 2.0 developed for the -VEX processor is 85.82% and 76.87%, respectively. The minimum and maximum compression ratios ranged from 94.35% and 105.00% to 56.51% e 59.70%.