Síntese de circuitos com memória em lógica multinível

Abstract

Com o avanço na tecnologia VLSI (Very Large Scale Integration) dos circuitos integrados, tem-se gerado interesse nos circuitos que empregam mais de dois níveis lógicos de sinais discretos. Esses circuitos são chamados, circuitos de múltiplos valores lógicos (MVL) e oferecem um potencial no projeto dos circuitos VLSI, devido a seu potencial para armazenar e transmitir maior quantidade de informação por digito, ou seja, quanto maior a base menor é a quantidade de dígitos necessários para representar um valor. Assim como nos circuitos digitais binários, os circuitos MVL são baseados numa Álgebra MVL e dividem-se em circuitos combinacionais e seqüenciais. Neste trabalho é proposta a metodologia de síntese para circuitos seqüenciais MVL (com memória) que envolve: 1) a descrição da Álgebra MVL; 2) a síntese de elementos de memória (latch RS, Flip-flop RS, Flip-flop D Flip-flop Máster Slave); 3) definição do Clock MVL; 4) os métodos de simplificação para circuitos seqüenciais; 5) metodologia para a síntese de circuitos seqüenciais MVL apresentado neste trabalho. As simulações mostram a robustez da metodologia proposta.

With the advanced in the technology VLSI (very Large Scale Integration) of the integrated circuits, broad interest has been generated regarding circuits that utilize more than two logical levels for the discrete representation of signals. These circuits are named, logic circuits of multiple values (MVL) and offer a great potential for the design of VLSI, because their capability to store and transmit more information per digit, i.e. the higher the radix the lower the number of needed digits to represent a value. As with the binary circuits, the MVL circuits are based on an MVL Algebra and are comprised of the combinational and the sequential circuits. This work proposes a method for the synthesis of MVL sequential circuits (with memory) that involve: 1) a description of the generated Algebra MVL; 2) the synthesis of memory elements (latch RS, RS flip-Flop-flip D Flip-flop flop Slave Master); 3) definition of the MVL Clock; 4) the simplification methods to MVL sequential circuits; and 5) methodology for the synthesis for MVL sequential circuits presented in this work. Simulations demonstrate soundness of the proposed methodology.